半導体の集積度向上

「3次元CMOSこそ国内エレクトロニクス産業の生きる道」，元ソニーCEOの出井伸之氏が期待 | 日経 xTECH（クロステック）

確かに、集積度が増える、つまり使用する素子数が増えるほど素子同士をつなぐ配線は長くなるので配線長の影響がいろいろと出てきます。CPU(ロジック)とメモリとを高速につなぐべき、という要求はもちろんあるので、配線長を飛躍的に短くできる可能性がある3次元構造は現在非常に注目を浴びていて、Siウェハに貫通電極を作り込む手法など様々な研究が行われています。まだ、放熱などに難しいかな？というところは残っているようですが。

そんな三次元実装関連に自分も関わっているので、いろいろ活躍できれば、と目論んだり。自分がやってるのはCPUとかDSPといった、デジタルの信号処理部分じゃなくて、無線通信とかのRF信号に関する部分なので、毛色が少し違いますが、、、デジタルのベースバンド信号も高速化のためにクロックがGHzを超えちゃっていますから、アナログな(電磁界・伝播モードも考慮した)線路設計が必要になってくるハズ、、と思います。

さて、高速に信号やりとりする部分が全てSiウェーハ上に作り込めれば、三次元積層できれば集積度を上げてやっても配線長をうまく工夫しやすく、性能を出すことが可能です。問題は、Siウェーハチップ外にも機能回路があって、ココでも高速に信号をやりとりしたい場合。ここが自分のやってるRF回路では必ず出てくるポイントなので重要なところなんです。ここに関しては半導体側の微細化が進むほど、外部とのスケールギャップが大きくなってしまうのがやっかいなトコロ。。でありつつ、自分らの工夫が生きるところなのです。